1.用邏輯門和cmos電路實現ab+cd。

2.用一個二選一mux和一個inv實現異或。

3.給了reg的setup和hold時間，求中間組合邏輯的delay范圍。

4.如何解決亞穩態。

5.用Verilog/VHDL寫一個fifo控制器。

6.用Verilog/VDDL檢測stream中的特定字符串

相關文章推薦：

中國銀行筆試行測真題及答案

百度公司Web開發工程師筆試題

廣州羊城晚報經管類筆試真題

營銷崗位招聘筆試真題